Circuite logice integrate realizate in tehnologie bipolara

Circuite logice integrate realizate in tehnologie bipolara

Circuitele logice integrate realizate in tehnologie bipolara au cunoscut in decursul timpului mai multe tipuri de structuri de baza cum ar fi: RTL, DTL, TTL, HTTL, etc.

1. Circuite logice RTL

Circuitele logice RTL (Rezistor-Tranzistor-Logic) prezinta structura de baza din fig. 9 si tabelul de adevar - tab. 6.

Functionare: Pentru x₃=x₂=x₁=0 logic, V_I1=V_I2=V_I3=0V si rezistentele R_B1, R_B2, R_B3, din bazele celor 3 tranzistoare vor fi conectate la masa. In consecinta, tensiunile V_BEi, cu i=1, 2, 3, vor fi zero si cele 3 tranzistoare vor fi blocate, deci I_C1= I_C2= I_C3=0. Prin R_C nu va circula nici un curent, deci pe R_C nu vom inregistra nici o cadere de tensiune.

Intrucat V₀=V_CC-R_C∙ΣI_Ci, rezulta V₀=+V_CC, deci y=1 logic.

Tab. 6. Tabelul de adevar al

functiei SAU-NU (NOR)

Fig. 9. Circuitul logic SAU-NU (NOR) RTL

Este suficient ca un singur tranzistor din cele trei sa fie saturat (x_i=1, pentru orice i) pentru ca V₀=V_CEi≈0,1V, deci y=0 logic. Aceeasi situatie se repeta si in cazul in care doua sau chiar toate cele 3 tranzistoare primesc 1 logic la intrare. Analizand tabelul 6, observam ca functia logica indeplinita de circuitul din fig. 9 este SAU-NU (NOR).

2. Circuite logice DTL

Circuitele logice DTL (Dioda-Tranzistor-Logic) prezinta structura de baza din fig. 10 si tabelul de adevar - tab. 7.

Tab. 7. Tabelul de adevar al

functiei SI-NU (NAND)

Fig. 10. Circuitul logic SI-NU (NAND) DTL

Schema din fig. 10 provine din cea din fig. 7, in care rezistenta R_B1 a fost inlocuita cu diodele D₃ si D₄, avand rolul de a asigura o deplasare cu 2·0,7V=1,4V a nivelului logic superior al intrarii portii, nivel care determina trecerea tranzistorului T din starea de blocare in cea de saturatie. In rest, functionarea este identica cu cea a circuitului SI-NU (NAND).

3. Familia TTL standard

Familia TTL standard este una dintre cele mai raspandite categorii de circuite logice integrate pe scara mica si medie.

Reprezentantul de baza al acestei familii, cu ajutorul caruia pot fi generate toate functiile logice, este poarta SI-NU (NAND).

3.1. Poarta NAND - TTL

Poarta NAND - TTL prezinta schema din fig. 11 a, simbolul logic din fig. 11 b si tabelul de adevar - tab. 8.

Diodele D₁ si D₂ protejeaza tranzistorul multiemiter T₁ impotriva eventualelor tensiuni negative ce pot aparea pe intrari in timpul regimurilor tranzitorii. In regim stationar ele nu au nici un fel de importanta, motiv pentru care vor fi ignorate in continuare.

Tranzistorul multiemiter T₁ asigura curentul de baza necesar tranzistorului defazor T₂ care comanda etajul final de tip totem pole (in contratimp) realizat cu tranzistoarele T₃ si T₄. Acest tip de etaj final permite obtinerea unor timpi de propagare redusi, o crestere a imunitatii la perturbatii a portii si o scadere a rezistentei de iesire a acesteia (15W in stare 'L' si 70W in stare 'H').

Tab. 8. Tabelul de adevar al functiei NAND

b) simbol

a) schema

Fig. 11.  Poarta NAND - TTL

Functionare: Inlocuind jonctiunile tranzistorului multiemiter T₁ cu diode, schema din fig. 11 a se transforma de maniera din fig. 12.

Se observa usor ca circuitul din fig. 12 este format dintr-un SI-pasiv (realizat de diodele D_BE11, D_BE12 si rezistenta R₁), urmat de un inversor (realizat cu tranzistoarele T₂, T₃ si T₄).

Intr-adevar, exceptand D_BC1 care are rol de deplasare de nivel (v. familia DTL) si reamintind faptul ca semnalul din colectorul unui tranzistor evolueaza in antifaza fata de cel din baza si emiter, observam ca o crestere a nivelului semnalului din B₂ va antrena o scadere a nivelului in B₄ si - implicit - in y, simultan cu o crestere a nivelului in B₃ si o scadere a acestuia in y. Concluzionand, cresterea nivelului in B₂ conduce la o scadere - pe doua cai - a nivelului in y, inversarea semnalului fiind evidenta.

Fig. 12. O schema mai intuitiva a portii NAND - TTL

Functia SI-NU (NAND) a circuitului fiind demonstrata, tabelul de adevar 8 este verificat.

3.2. Inversorul TTL

In cele ce urmeaza, ne propunem transformarea circuitului NAND intr-un inversor (prin conectarea la +V_CC a bornei de intrare B, fig. 12) si explicarea functionarii inversorului in paralel cu ridicarea caracteristicii de transfer a acestuia, fig. 13.

Starile tranzistoarelor in fiecare din zonele (1) (4), fig. 13, le vom centraliza in tabelul 9.

Functionare: In explicarea functionarii schemei, din motive de simplificare a expunerii, vom lua in consideratie urmatoarele valori:

V_{BE ON} = 0,6V - pentru un tranzistor in RAN;

V_BEsat = 0,7V - pentru un tranzistor in saturatie;

V_CEsat  = 0,1V - pentru un tranzistor in saturatie;

V_D = 0,7V - pentru o dioda in conductie.

Explicarea functionarii inversorului necesita luarea in consideratie a urmatoarelor zone:

Zona (1): 0 V_I < 0,5. (1)

D_BE11 este polarizata direct prin R₁ de catre diferenta de potential V_CC-V_I. Intrucat D_BE11 conduce, potentialul punctului B₁ va fi:

V_B1 = V_I + V_BE11sat = V_I + 0,7. (2)

Tinand seama de relatiile 1 si 2, obtinem:

0,7 V_B1 < 1,2           (3)

si intrucat

V_B1 = V_BC1 + V_BE2 + R₂I_E2, (4)

putem scrie ca:

0,7 V_BC1 + V_BE2 + R₂I_E2 < 1,2.                                 (5)

Fig. 13.  Caracteristica de transfer a inversorului TTL

Rezulta ca jonctiunile BC₁ si BE₂ sunt insuficient polarizate si tranzistorul T₂ este blocat. Prin urmare R₂I_E2=0, iar jonctiunile BC₁ si BE₂ vor fi supuse, fiecare, cate unei diferente de potential 0,35 V_BC1 = V_BE2 < 0,6, deci vor fi blocate. Tranzistorul T₁ se va afla in situatia prezentata in fig. 14

Fig. 14.  Explicativa pentru starea tranzistorului T₁

si anume:

V_CE1 = V_BE11 - V_BC1, (6)

deci:

0,1 < V_CE1 0,35,                    (7)

si T₁ se afla in RAN, foarte aproape de saturatie.

Tranzistorul T₂ este blocat deoarece V_BE2 < 0,6V.

Tranzistorul T₃ este blocat deoarece V_BE3 = R₂I_E2 = 0.

Tensiunea V₀⁽¹⁾ poate fi evaluata din fig 15, obtinuta din fig 12 prin eliminarea tranzistoarelor T₁ (neinteresant) si T₂, T₃ (blocate).

Putem scrie:

V₀⁽¹⁾ = V_CC - R₃I_B4 - V_BE4 - V_D. (8)

Neglijand termenul R₃I_B4 (I_B4 0), obtinem:

V₀⁽¹⁾ ≈ V_CC - V_BE4 - V_D = 5 - 0,7 - 0,7 = 3,6V. (9)

Pentru a stabili starea in care se afla T₄, amintim ca V_BE4=0,7V, deci exista

Fig. 15.  Explicativa pentru zona (1)

premise de saturatie. Din K II scris pe ochiul de circuit care contine jonctiunea BC₄, obtinem:

R₃I_B4+V_BC4-R₄I_c4=0 (10)

si tinand seama ca R₃I_B4≈0 si I_c4≈I₀ (curentul de sarcina), putem scrie:

V_BC4≈R₄I₀. (11)

Cand poarta este in gol, deci fara sarcina cuplata la iesire, I₀=0, V_BC4=0 si tranzistorul T₄, avand jonctiunea BE deschisa si jonctiunea BC blocata, se va afla in RAN.

Chiar si atunci cand poarta este in sarcina, curentul de iesire I₀ nu poate depasi valoarea I_0max=0,8 mA impusa de considerente legate de conservarea nivelului logic de la iesirea portii , ceeace conduce la un V_BC4=R₄∙I_0max= 130∙0,8≈0,1 V, insuficient pentru a deschide jonctiunea BC₄.

Rezulta ca T₄ se afla neconditionat in RAN, fapt pe care-l consemnam in tab. 9.

Zona (2):

0,5 V_I < 1,1.                   (12)

Din relatia 3.2 obtinem:

1,2 V_B1 < 1,8.                               (13)

Potentialul punctului B₁ este suficient pentru a deschide jonctiunile BC₁ si BE₂, dar insuficient pentru a deschide si jonctiunea BE₃. Rezulta ca T₃ este blocat in continuare.

T₁ are ambele jonctiuni direct polarizate, deci este saturat.

T₂ are jonctiunea BE₂ direct si suficient polarizata.

V_B2 = V_B1 - V_BC1 = V_B1 - 0,6, (14)

si, tinand seama de relatiile 2 si 12, putem deduce:

V_B2 = V_I + 0,7 - 0,6 = V_I + 0,1, (15)

deci :

0,6 V_B2 < 1,2.   (16)

Eliminand din schema din fig. 12 tranzistoarele T₁ (neinteresant) si T₃ (blocat), obtinem schema din figura 16 cu ajutorul careia il putem calcula pe V₀⁽²⁾:

V₀⁽²⁾ = V_CC - R₃I_C2 - V_BE4 - V_D. (17)

I_C2 a_N2I_E2 = a_N2(V_B2 - V_BE2)/R₂.  (18)

V₀⁽²⁾ = V_CC - a_N2(V_B2-V_BE2)R₃/R₂ - V_BE4 - V_D. (19)

sau, datorita relatiei 15:

V₀⁽²⁾ = V_CC - a_N2(V_I + 0,1 - V_BE2)R₃/R₂ - VB_E4 - V_D. (20)

Al doilea termen din membrul drept al relatiei 20 reprezinta caderea de tensiune pe rezistenta R₃:

V_R3 = a_N2(V_I + 0,1 - V_BE2)R₃/R₂.                               (21)

Fig. 16.  Explicativa pentru zona (2)

Starea tranzistorului T₂ depinde de diferenta de potential:

V_BC2 = V_B2 - V_B4 = V_B2 - (V_CC - V_R3), (22)

a carei valoare maxima se determina astfel:

V_BC2max = V_B2max - (V_CC - V_R3max) = 1,2 - (5-1) < 0. (23)

In calculul lui V_R3max, rel 21, am considerat a_N2 1, V_I = 1,1V si V_BE2 = 0,6V.

Rezulta ca T₂ se afla in RAN.

Procedand similar pentru T₄, obtinem:

V_BC4 = V_B4 - V_C4 = V_CC - V_R3 - (V_CC-V_R4)=V_R4-V_R3=R₄I₀-V_R3, (24)

unde I₀ este curentul de sarcina.

Comparand relatiile 24 si 11, observam ca V_BC4 pentru zona 2 este mai mic decat V_BC4 pentru zona 1, deci cu atat mai mult T₄ se va afla in RAN.

Calculam V₀ cu rel. 20 la limita din stanga a intervalului (2), v. fig. 13, cand V_I = 0,5V, V_BE2 = 0,6V, V_BE4 = V_D = 0,7V, si obtinem:

V₀^(2B) = 5 - a_N2(0,5 + 0,1 - 0,6)R₃/R₂ - 0,7 - 0,7 = 3,6V,    (25)

ceeace confirma rezultatul obtinut anterior (relatia 9).

Pentru limita din dreapta a intervalului (2), in relatia 20 se inlocuiesc valorile: V_I = 1,1V, V_BE2 = 0,6V, V_BE4 = 0,6V, rezultand:

V₀^(2C) = 5 - 1,6(1,1 + 0,1 - 0,6) - 0,6 - 0,7 = 2,7V. (26)

Asa cum se observa de fapt si din relatia 20, intre punctele B si C din zona (2), caracteristica de transfer este liniara si are panta:

m₂ = - a_N2 R₃/R₂.                     (27)

Zona (3):

1,1 V_I < 1,1 + V_e (28)

unde V_e este o tensiune infinit mica. Rezulta:

1,8 V_B1 < 1,8 + V_e (29)

Imediat ce V_I depaseste 1,1V, V_B2 depaseste 1,2V (v. rel. 15), si se deschide jonctiunea BE₃ a tranzistorului T₃. Astfel, in paralel cu R₂ apare rezistenta de intrare a lui T₃, relatia 20 devenind:

. (30)

Panta caracteristicii de transfer in zona (3) este:

m₃ = - a_N2 R₃/(R₂| | R_inT3), (31)

si tinand seama de faptul ca R_inT3 1KW

m₃ 2m₂.                                 (3.32)

Intrucat V₀ nu poate sa scada sub valoarea V_CE3sat = 0,1V, se poate calcula din relatia 30 valoarea lui V_I pentru care V₀ = V_BE3sat. Rezulta V_I^(3D) = 1,6V.

Starile tranzistoarelor la inceputul intervalului (3), deci pentru 1,1 V_I < 1,1 + V_e, sunt: T₁, ca si in zona precedenta, saturat, iar T₂ si T₃ avand jonctiunile BE inseriate si supuse unei diferente de potential V_B2 1,2 + V_e, sunt suficient polarizate pentru a conduce, dar inca insuficient polarizate pentru a se satura.

Rezulta ca T₂ si T₃ se afla in RAN.

In ceeace-l priveste pe T₄, acesta are jonctiunea BE direct si suficient polarizata, potentialul colectorului V_C4 5V (minimum 4,9V in sarcina), iar potentialul bazei: V_B4 3V. Rezulta ca jonctiunea BC a tranzistorului T₄ este invers polarizata si T₄ lucreaza in RAN.

Zona (4):

Luand pentru V_I o valoare care sa se afle cu certitudine in zona (4), spre exemplu V_I > 2,1V, constatam ca intrucat V_B1 nu poate depasi valoarea corespunzatoare saturatiei celor 3 jonctiuni BC₁, BE₂, BE₃,

V_B1max = 3 x 0,7V = 2,1V, (33)

jonctiunea BE₁₁ a tranzistorului T₁ va fi invers polarizata in timp ce jonctiunea BC₁ va fi direct si suficient polarizata. T₁ va lucra, prin urmare, in RAI (regiunea activa inversa).

T₂ si T₃ sunt saturate deoarece V_BE2 = V_BE3 = 0,7V.

Starea lui T₄ se evalueaza astfel:

V_B3 = 0,7V; (34)

V_B4 = V_B3 + V_CE2sat = 0,7 + 0,1 = 0,8V; (35)

V₀ = V_CE3sat 0,1V;    (36)

V_B4 - V₀ = 0,8 - 0,1 = 0,7V. (37)

Diferenta de potential V_B4 - V₀ se aplica jonctiunii BE a tranzistorului T₄ si diodei D, fiind insuficienta pentru a le deschide. Rezulta ca T₄ este blocat. Se observa ca rolul diodei D este tocmai acela de a asigura blocarea lui T₄ cand iesirea portii se afla in 0 logic.

4. Subfamilia TTL rapida (HTTL)

Obtinerea unei viteze de lucru sporite pentru subfamilia TTL rapida in comparatie cu familia TTL standard se poate face atat prin cresterea puterii disipate pe poarta cat si prin adoptarea unor modificari structurale ale portii TTL standard din fig. 11.

Rezulta circuitul din fig. 17, in care observam micsorarea valorilor ohmice ale tuturor rezistentelor din circuit la aproximativ jumatate, inlocuirea tranzistorului T₄ si a diodei D din etajul final al portii TTL standard cu un montaj tranzistor compus (Darlington) format din T₆, T₇, R₇ si inlocuirea rezistentei R₂ cu o rezistenta neliniara formata din grupul R₅, R₆, T₅.

	VIB

Fig. 17. Poarta NAND - HTTL

Cresterea vitezei de lucru prin introducerea montajului Darlington

Montajul Darlington conserva calitatile circuitului pe care-l inlocuieste din schema portii TTL standard, adaugand in plus alte noi insusiri care conduc la cresterea vitezei de lucru a portii HTTL din care face parte.

a) Montajul Darlington preia rolul diodei D de blocare a tranzistorului din bratul superior al etajului final (T₇), atunci cand T₃ este saturat.

Intr-adevar, atunci cand T₃ este saturat, V₀=V_CE3sat≈0,1V, deci potentialul bornei de iesire a circuitului este de 0,1V fata de masa. In acelasi timp, V_BE3sat=0,7V, deci potentialul lui B₃ fata de masa este 0,7V. Tranzistorul T₂ fiind si el saturat (v. zona 4 a caracteristicii de transfer din fig. 13 si tab. 9), V_CE2sat≈0,1V, deci potentialul punctului B₄ va fi:

V_B4=V_CE2sat+V_B3=0,1+0,7=0,8V.                               (38)

Cele doua jonctiuni, BE₆ si BE₇, vor fi supuse, prin urmare, diferentei de potential:

V_B4-V₀=0,8-0,1=0,7V,             (39)

insuficienta pentru a le deschide, deci T₆ si T₇ vor fi blocate.

Rolul diodei D din schema portii TTL standard a fost preluat de catre una din jonctiunile baza-emiter ale lui T₆ sau T₇, astfel incat tranzistorul T₇ va fi blocat ferm atunci cand T₃ va fi saturat.

b) Montajul Darlington ofera o rezistenta de iesire mult mai mica decat cea realizata de catre tranzistorul T₄ din schema portii TTL standard, contribuind astfel la obtinerea unor timpi de comutatie mai mici, deci a unor viteze de lucru mai mari.

a) Cazul portii TTL standard (fara Darlington) b) Cazul portii HTTL (cu Darlington)

Fig. 18. Efectul introducerii montajului Darlington asupra rezistentei de iesire

Considerand schema simplificata din fig. 18 a, in care tranzistorul T₄ din circuitul de iesire al portii TTL standard debiteaza pe o sarcina cuplata in emiter care inlocuieste tranzistorul T₃, rezistenta de iesire R₀ a montajului se calculeaza astfel:

.    (40)

Procedand similar cu montajul Darlington care inlocuieste grupul T₄, D, si eliminand rezistenta R₇ pentru simplificarea calculelor, obtinem:

     . (41)

Comparand relatiile 40 si 41, constatam ca rezistenta de iesire in cazul portii HTTL este de ori mai mica decat in cazul portii TTL standard:

.                             (42)

Tinand seama de faptul ca rezistentele de iesire ale unei porti in cele doua stari logice posibile, impreuna cu capacitatile parazite inerente care apar la iesirea circuitului logic, determina constantele de timp ale regimului de comutatie si, in final, timpii de comutatie, rezulta ca introducerea montajului Darlington va asigura o viteza de lucru mult mai mare a portii HTTL comparativ cu cea a portii TTL standard.

c) Montajul Darlington impiedica saturarea tranzistorului T₇, eliminand astfel timpul de stocare aferent acestuia si marind suplimentar viteza de lucru a portii HTTL.

Prin insasi constructia montajului Darlington, fig. 17, circuitul colector-emiter al tranzistorului T₆ este conectat in paralel cu jonctiunea colector-baza a tranzistorului T₇ si, indiferent de starea tranzistorului T₆, curentul din circuitul de iesire al acestuia va circula pe traseul R₄, colector T₆, emiter T₆, R₇, masa, asigurand o tensiune V_CE6 cu + pe colector si - pe emiter, deci polarizand invers jonctiunea baza-colector a tranzistorului T₇. Acesta nu se va mai putea satura niciodata, fiind astfel eliminat timpul de stocare si crescand implicit viteza de lucru a portii HTTL.

5. Circuite logice cu 3 stari

Subfamilia TSL (Three State Logic = logica cu 3 stari) permite cuplarea in paralel a iesirilor mai multor porti logice fara dezavantajele pe care le implica utilizarea rezistentei externe, R_ext, in cazul portilor logice cu colectorul in gol. Este vorba despre eliminarea disconfortului pe care-l presupune calculul acestei rezistente si asigurarea unui loc pentru ea pe cablajul imprimat, de imbunatatirea fiabilitatii globale a circuitului prin scaderea numarului de componente pe placa, cu efecte asupra pretului de cost, etc.

Subfamilia TSL ofera impedante de iesire mici in starile '0' si '1' logic (aceleasi ca la poarta TTL standard), iar in cea de a treia stare, starea de inalta impedanta (HZ), prezinta o impedanta de iesire de valoare atat de ridicata incat practic nu 'incarca' suplimentar circuitele cu care este cuplata.

Schema unei porti NAND-TSL se obtine din cea a portii TTL standard, prin introducerea unui inversor (I) si a unei diode (D₂), asa cum este ilustrat in fig. 19.

In fig. 20 este prezentat simbolul portii NAND-TSL, iar in tab. 10 - functionarea acesteia.

Astfel, daca intrarea de autorizare este activata (), la iesirea inversorului I vom avea '1' logic ceeace face inoperant cel de-al treilea emiter al lui T₁, conectat in acest caz la +V_CC, si blocheaza dioda D₂ al carei catod este si el conectat in cazul de fata la +V_CC. Schema din fig. 19 va functiona ca un NAND-TTL standard, fapt ilustrat in primele 4 linii ale tab. 10.

In conditiile in care , la iesirea inversorului I vom avea '0' logic (maximum 0,4V), fapt care implica blocarea lui T₃. In plus, dioda D₂ va conduce, pe ea vor cadea 0,7V, iar in baza lui T₄ vom avea maximum 0,4+0,7=1,1V, insuficient pentru a deschide jonctiunea baza-emiter a tranzistorului T₄ si dioda D₁. Tranzistoarele T₃ si T₄ se vor bloca, prin urmare, simultan, iar iesirea y va fi practic izolata fata de cele doua borne ale sursei de alimentare, oferind circuitelor cu care este interconectata o inalta impedanta (HZ).        

Fig. 19. Schema portii NAND - TSL ►

Simbolul portii TSL

Tab. 10. Tabelul de functionare al portii TSL

Cuplarea pe o magistrala de date a iesirilor a doua porti TSL se realizeaza simplu, fig. 20, unica conditie care se impune fiind autorizarea nesimultana a portilor respective.

Fig. 20. Cuplarea iesirilor a doua porti TSL la o magistrala de date

Adoptand un sistem de autorizare de tipul celui  prezentat in fig. 20, cu

,

obtinem:

,      (43)

deci:                 

                                (44)

Din fig. 20 si relatia 43 se remarca realizarea functiei SAU-cablat prin conectarea in paralel pe magistrala de date a iesirilor portilor TSL respective si autorizarea nesimultana a functionarii acestora.

Valorile parametrilor circuitelor logice TSL sunt: t_pd=3ns, P_d=22mW, Q=66pJ si f_max=70MHz.