Circuite logice integrate realizate in tehnologie unipolara

Circuite logice integrate realizate in tehnologie unipolara

Circuitele logice integrate realizate in tehnologie unipolara utilizeaza fie exclusiv tranzistoare MOS cu canal de tip p (familia PMOS), fie numai tranzistoare MOS cu canal de tip n (familia NMOS), fie tranzistoare MOS complementare, unele cu canal de tip p, altele - de tip n (familia Complementary MOS = CMOS).

Circuitele de tip PMOS au procesul de fabricatie cel mai simplu, dar o viteza de comutatie mai mica datorita mobilitatii mai mici a purtatorilor de sarcina utilizati (golurile).

Circuitele de tip NMOS au un proces de fabricatie mai complicat, dar o viteza de comutatie mai mare datorita mobilitatii mai mari a electronilor.

Circuitele de tip CMOS prezinta o viteza de comutatie medie, dar un consum de energie mult mai redus, concentrat in intervalele de tranzitie dintr-o stare logica in alta.

Schemele portilor logice ale circuitelor PMOS si NMOS sunt identice, singurele diferente constand in simbolurile tranzistoarelor si semnul tensiunii de alimentare (+V_DD pentru NMOS-uri si -V_DD pentru PMOS-uri).

Iata de ce, in cele ce urmeaza nu vom studia decat unul din cele doua tipuri de circuite si anume circuitele NMOS, alese pentru avantajul didactic al operarii cu tensiuni pozitive in toate schemele.

Tensiunea de alimentare +V_DD poate lua valori cuprinse intre 5 . 15V, in cazul utilizarii valorii de +5V existand o compatibilitate deplina intre nivelurile logice ale familiei NMOS si cele ale familiei TTL.

Circuitele logice NMOS (ca si cele PMOS, de altfel) se construiesc in varianta statica, caz in care functionarea nu este conditionata de un tact extern, si dinamica, caz in care transferul informatiei logice prin circuit are loc numai in momentul aparitiei unui tact extern.

1. Familia logica NMOS statica

In cadrul acestei familii, vom studia inversorul, NAND-ul si NOR-ul NMOS statice.

1.1. Inversorul NMOS static

Inversorul NMOS static prezinta schema din fig. 21 a si este format dintr-un TECMOS driver (de comanda) T_D cu canal indus de tip n si un tranzistor load (sarcina) T_L cu canal initial de tip n.

Fig. 21. Inversorul NMOS static:

a) schema; b) caracteristica de transfer a lui T_D; c) caracteristica de transfer a lui T_L

Dupa cum se poate usor observa din caracteristicile de transfer ale celor doua tranzistoare, fig. 21 b si c, alegerea unui tranzistor driver T_D cu canal indus prezinta avantajul unei blocari facile a acestuia prin simpla anulare a tensiunii , iar utilizarea unui tranzistor sarcina T_L cu canal initial permite obtinerea unei rezistente active  in cazul in care .

Prin rezistenta activa intelegem o rezistenta simulata cu ajutorul unui dispozitiv electronic activ, in cazul de fata - rezistenta care apare intre drena si sursa unui tranzistor de tip NMOS la aplicarea unei anumite diferente de potential grila-sursa.

In fig. 22 este prezentata o schema a inversorului NMOS static desenata cu simboluri simplificate. Singurul element din schema care tradeaza apartenenta acesteia la familia NMOS este semnul + al tensiunii de alimentare (+V_DD), in timp ce diferenta dintre T_D si T_L  in ceeace priveste tipul indus sau initial al canalului ramane practic neilustrata prin simbolurile adoptate, dar nu mai putin importanta pentru intelegerea functionarii schemei.

			Cp
					tcd

Fig. 22. Schema inversorului NMOS static Fig. 23. Regimul de comutatie alFig. 24. Caracteristica de transfer

desenata cu simboluri simplificate inversorului NMOS static a inversorului NMOS static

1.2. NAND-ul NMOS static

NAND-ul NMOS static prezinta schema din fig. 25, simbolul din fig. 26 si tabelul de adevar - tab. 11.

Functionare: Singura situatie in care potentialul masei se poate transfera la iesire, determinand o valoare logica y=0, este aceea in care toate tranzistoarele driver T_Di, cu i=1, 2, 3, conduc, deci cand V_Ii=+V_DD sau, echivalent, x₁=x₂=x₃=1 logic (v. tab. 11). In rest, cel putin unul din tranzistoarele T_Di fiind blocat (cel putin una din intrarile x_i este zero logic), legatura dintre iesirea circuitului si masa este intrerupta si la iesire se transfera potentialul +V_DD prin rezistenta activa pe care o constituie T_L, determinand y=1 logic.

Fig. 25. Poarta NAND NMOS statica        Tab. 11. Tabelul de adevar al Fig. 26. Simbolul portii NAND

functiei SI-NU

1.3. NOR-ul NMOS static

NOR-ul NMOS static prezinta schema din fig. 27, simbolul din fig. 28 si tabelul de adevar - tab. 12.

Tab. 12. Tabelul de adevar al functiei SAU-NU (NOR

Fig. 27. Poarta NOR NMOS statica

Fig. 28. Simbolul portii NOR

Functionare: Singura situatie in care potentialul masei nu se poate transfera la iesire este aceea in care toate tranzistoarele T_Di sunt blocate, deci atunci cand V_Ii=0 sau, echivalent, x₁=x₂=x₃=0 logic (v. tab. 12). Evident, potentialul +V_DD se va transfera la iesire prin rezistenta activa pe care o constituie T_L, deci y=1 logic. In rest, cel putin unul din tranzistoarele T_Di va conduce (cel putin una din intrarile V_Ii=+V_DD sau, echivalent, un x_i=1 logic si potentialul masei se va transfera la iesire determinand y=0 logic.

Recunoastem in tab. 12 tabelul de adevar al functiei SAU-NU (NOR).

2. Poarta de transfer NMOS

Consideram schema din fig. 29 in care este inclusa poarta de transfer NMOS formata din tranzistorul T_P, cu rol de intrerupator comandat de tactul Φ, si capacitatea parazita C_p.

Fig. 29. Poarta de transfer NMOS, inclusa intr-un circuit mai complex

Asa cum rezulta si din fig. 29, cand Φ=0 (intervalele τ₁), T_P este blocat si legatura dintre punctele A si B ale circuitului este intrerupta. Capacitatea C_p memoreaza valoarea V_B=V_A din ultimul moment al conductiei lui T_P, fig. 29 c, in timp ce V_A evolueaza in continuare conform diagramei din fig. 29 b.

Fig. 29. Explicativa pentru intelegerea

functionarii portii de transfer NMOS ►

In momentul tranzitiei de la 0 la 1 logic a impulsului de tact Φ, tranzistorul T_P incepe sa conduca, restabilindu-se brusc egalitatea V_B=V_A, dupa care, pe intreaga durata a intervalului τ₂, V_B urmareste fidel evolutiile lui V_A, fig. 29 c.

Deosebit de importanta este mentinerea valorii tensiunii memorate de catre capacitatea C_p pe parcursul intregului interval de blocare a tranzistorului T_P. Tinand seama de faptul ca valoarea capacitatii parazite C_p este de cativa pF, iar valoarea rezistentei de intrare a tranzistorului T₂ este de 10¹²÷10¹⁸Ω, rezulta o constanta de timp si un timp de descarcare a capacitatii C_p care impune o astfel de frecventa a impulsurilor de tact Φ incat capacitatea C_p sa-si mentina nealterata tensiunea la borne pe intreaga durata a intervalului τ₁.

3. Familia logica CMOS

O familie logica ideala, ar trebui sa prezinte un consum zero in regim static, un t_pd=0, fronturi controlabile la trecerea dintr-o stare logica in alta, imunitate la zgomot de 50% din diferenta corespunzatoare nivelurilor logice, etc.

Familia logica CMOS se apropie cel mai mult de o familie ideala, prin excelentele valori ale parametrilor sai:

- putere disipata foarte mica in regim static (P_ds=10nW, din cauza curentilor reziduali) si ceva mai mare in regim dinamic (P_dd=10mW, la o frecventa de comutatie de 1MHz si o capacitate parazita C_p=50pF);

- timpul de intarziere la propagare mic (t_pd=25÷50ns) si dependent de valoarea tensiunii de alimentare si sarcina;

- o margine de zgomot de c.a. reprezentand 45% din diferenta de tensiune corespunzatoare nivelurilor logice;

- o margine de zgomot de c.c. de 1V pentru orice valoare admisa a tensiunii de alimentare V_DD, pentru orice temperatura si pentru orice combinatie logica aplicata la intrare.

Ca si in cazul celorlalte familii de circuite logice studiate pana in prezent, cresterea puterii disipate P_d (in cazul de fata, prin cresterea tensiunii de alimentare) conduce la o scadere a t_pd si, implicit, la o crestere a vitezei de lucru a circuitului.

3.1. Inversorul CMOS

Inversorul CMOS este prezentat in fig. 30 si se compune din doua tranzistoare MOS complementare, unul cu canal indus de tip n, T_n, si altul cu canal indus de tip p, T_p.

Fig. 30. Inversorul CMOS

Pe ochiurile de circuit de la intrarea schemei din fig. 30, putem scrie urmatoarele relatii:

V_GSn=V_I,                                     (45)

V_GSp=V_I-V_DD,                             (46)

care ne vor permite o mai usoara intelegere a functionarii inversorului.

In fig. 31 a, am suprapus cele doua caracteristici de transfer ale tranzistoarelor T_n si T_p, pastrand (sub grafic) semiaxele initiale V_GSn si V_GSp, iar in fig. 31 b, am prezentat caracteristica de transfer a inversorului CMOS, dedusa din fig. 31 a si consideratiile care urmeaza.

Fig. 31. Explicativa pentru functionarea inversorului CMOS:

a) caracteristicile de transfer ale celor doua tranzistoare;

b) caracteristica de transfer a inversorului CMOS.

Starile celor doua tranzistoare, corelate cu zonele I, II, ., V, fig. 31, sunt prezentate in tab. 13.

Tab. 13. Centralizator al starilor tranzistoarelor in timpul comutatiei

Functionare: Explicarea functionarii inversorului CMOS poate fi mai usor inteleasa evaluand valorile rezistentelor active R_Tn si R_Tp ce apar intre drena si sursa celor doua tranzistoare complementare, in fiecare dintre zonele I, II, ., V.

Tensiunea de alimentare +V_DD se va diviza pe rezistentele active R_Tn si R_Tp, v. fig. 32, tensiunea de iesire putand fi calculata cu expresia:

. (47)

Presupunand, pentru inceput, ca ne aflam in zona (I) a caracteristicilor din fig. 3.67, cu x=0 si V_I=V_GSn=0<V_Pn, observam ca I_Dn=0, fig. 31 a, deci T_n este blocat si . In acelasi timp, din relatia 46 rezulta ca V_GSp=-V_DD, deci I_Dp are valoarea maxima si tranzistorul T_p se afla in regiunea ohmica (liniara), conducand puternic si constituind o rezistenta activa R_Tp de valoare redusa.

Considerand  in relatia 47, se obtine V₀=+V_DD, deci putem spune ca potentialul +V_DD se transfera la iesire prin rezistenta activa R_Tp, generand y=1 logic.

Fig. 32. Explicativa pentru calculul lui V₀ ►

Similar, in zona V vom avea V_I=V_GSn=+V_DD, fig. 31 a, T_n se deschide puternic (regiunea liniara) constituind o rezistenta activa R_Tn de valoare redusa, in timp ce, asa cum rezulta din relatia 46, V_GSp= 0V si T_p este blocat, oferind o rezistenta activa . Din relatia 47 rezulta V₀=0V, deci potentialul masei se transfera la iesire prin T_n si y=0 logic.

Functia de inversor a circuitului a fost demonstrata, caracteristica de transfer din fig. 31 b a fost partial construita, iar tab. 13 - partial completat.

In zonele II, III si IV, fig. 31 b, are loc tranzitia dintre cele doua stari logice, astfel:

- in zona II, fig. 31 a, I_Dn incepe sa creasca, punctul de functionare al tranzistorului T_n intrand in regiunea de saturatie a curentului de drena, in timp ce T_p lucreaza inca in regiunea liniara. Deoarece T_n conduce mai slab decat T_p, R_Tn>R_Tp, deci  si din relatia 47 rezulta , fapt ilustrat in fig. 31 b. Curentul absorbit din sursa de alimentare este practic determinat de rezistenta totala R_Tn+R_Tp si evolutia sa poate fi urmarita, la o scara mult marita, in fig. 31 a;

- in zona III, ambele tranzistoare se afla in regiunea liniara, determinand o rezistenta totala R_Tn+R_Tp mai mica decat in zona II si generand astfel un varf al curentului absorbit din sursa de alimentare, fig. 31 a; la jumatatea acestei zone, T_n si T_p conduc in egala masura, R_Tn=R_Tp si din relatia 47 rezulta;

- in zona IV situatia se prezinta simetric fata de zona II, rolul tranzistoarelor T_n si T_p inversandu-se; T_n intra in regiunea liniara, in timp ce T_p ramane in regiunea de saturatie a curentului de drena I_Dp, dar la valori mai mici ale acestuia. Vom avea R_Tn<R_Tp, deci  si din relatia 47 rezulta.

Din diagramele din fig. 31, observam cu usurinta faptul ca, in regim static (0 sau 1 logic), consumul de energie din sursa de alimentare este practic nul (zonele I si V), in timp ce la trecerea dintr-o stare logica in alta, consumul creste, inregistrand un maxim la mijlocul zonei III.

In fig. 33 am prezentat nivelurile logice ale familiei CMOS

Fig. 33. Nivelurile logice ale familiei CMOS

3.2. NAND-ul CMOS

NAND-ul CMOS prezinta schema din fig. 34 si este format din doua perechi de tranzistoare complementare: doua cu canal indus de tip n si doua cu canal indus de tip p. Pentru a pastra acuratetea si simetria schemei, nu au mai fost desenate legaturile dintre perechile de borne de intrare x₁, respectiv x₂.

Functionare: Cand cel putin una dintre intrarile circuitului este 0 logic, cel putin una dintre tensiunile de intrare V_Ii este 0V si cel putin unul dintre tranzistoarele T_n1 si T_n2 va fi blocat. In acelasi timp, in conformitate cu relatia 46, cel putin unul dintre tranzistoarele T_p1 si T_p2 va conduce (V_GSp=-V_DD) si potentialul +V_DD se va transfera la iesire, rezultand V₀=+V_DD si y=1 logic (v. primele 3 linii ale tabelului 14).

Cand x₁=x₂=1 logic, V_I1=V_I2=+V_DD si ambele tranzistoare T_n1 si T_n2 conduc. Relatia 46 implica V_GSp=0V si tranzistoarele T_p1 si T_p2 vor fi ambele blocate. Potentialul masei se transfera la iesire prin T_n1 si T_n2, deci V₀=0V si y=0 logic (v. tab. 14).

Tab. 14. Tabelul de adevar

al functiei NAND cu 2 intrari

Fig. 34. NAND-ul CMOS